Prof. Dr.-Ing. Thilo Pionteck

Institut für Informations- und Kommunikationstechnik (IIKT)
Lehrstuhl für Hardware-nahe Technische Informatik

Universitätsplatz 2, 39106 Magdeburg, G03-301 vCard

Tel.: +49 391 67-57148 Fax: +49 391 67-41231

Projekte

Aktuelle Projekte

Technologiegerechte 3D Verbindungsarchitekturen für heterogene, in monolithischer 3D Integration gefertigte SoCs
Laufzeit: 01.11.2022 bis 31.10.2025

Monolithische 3D-Integration (M3D) ist eine disruptive Technologie für den Entwurf von 3D System-on-Chips (SoCs). Im Gegensatz zu herkömmlichen 3D-Integrationsschemata erlaubt M3D eine sehr dichte Integration von vertikalen Verbindungen zwischen benachbarten Chipebenen (Tiers). Zusammen mit extrinsischer Heterogenität, d.h. der Kombination von Tiers mit unterschiedlichen elektrischen Eigenschaften, ergeben sich vielfältige Möglichkeiten für neuartige Architekturentwürfe und verbesserte Systemfunktionalitäten.
Diese Vorteile wurden bereits von vielen Arbeiten im Kontext von Verarbeitungselementen und Speichern aufgezeigt; für On-Chip-Kommunikationsarchitekturen wie Network-on-Chips existieren hingegen nur wenige Arbeiten. Darüber hinaus vernachlässigen diese Arbeiten oft den erheblichen Einfluss von fertigungsbedingter intrinsischer Heterogenität, wie die prozessbedingte Verschlechterung der Transistoren auf oberen Tiers, die Verschlechterung der Verbindungsleitungen auf unteren Tiers oder die ungleichmäßige Verteilung der Routing-Ressourcen zwischen den Tiers. Schließlich nutzen die bisherigen Arbeiten hauptsächlich die verringerten Leitungslängen in 3D, lassen dabei aber den erweiterten mikro- und makroarchitekturellen Entwurfsraum außer Acht.
Mit diesem Projekt wollen wir diese Lücken schließen, indem wir die Auswirkungen der Charakteristika monolithischer 3D Integration auf die Mikroarchitektur einzelner Netzwerkkomponenten und der Kommunikationsarchitektur untersuchen. Darüber hinaus werden wir die Auswirkungen dieser Modifikationen und erweiterter Entwurfsmöglichkeiten auf die Gesamtsystemarchitektur analysieren.

Dieses Projekt wird in vier Punkten zum Stand der Forschung auf diesem Gebiet beitragen:
1) Wir werden systematische Entwurfsrichtlinien sowie Architekturschablonen für optimierte 3D Verbindungsarchitekturen entwickeln. Diese werden sowohl extrinsische als auch intrinsische Heterogenität berücksichtigen.
2) Wir werden Modelle entwickeln, welche die Formulierung der Topologiesynthese von Network-on-Chips als Optimierungsproblem ermöglichen.
3) Wir werden Werkzeuge bereitstellen, welche eine systematische Entwurfsraumexploration unter Berücksichtigung aller relevanter M3D Technologieeigenschaften ermöglichen.
4) Zum Aufzeigen des Optimierungspotenzials werden wir zwei Demonstratoren erstellen, ein Vision-System-on-Chip und ein Multiprozessorsystem.

Die Ergebnisse dieses Projektes werden ein tiefgreifenderes Verständnis dafür ermöglichen, wie die disruptiven Eigenschaften der monolithischen 3D-Integration zur Verbesserung der Verbindungsarchitektur in 3D SoCs genutzt werden können. Dadurch wird die Entwicklung leistungsfähigerer Systeme unterstützt, welche mit aktuellen Entwurfskonzepten nicht realisiert werden können.

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Hybrid^2-Indexstrukturen für Hauptspeicherdatenbanken
Laufzeit: 01.01.2020 bis 31.12.2024

Das Ziel des Projektes ist die Beschleunigung des Indexzugriffs von Datenbankmanagementsystemen (DBMS) zur Steigerung der Gesamtsystemperformanz. Da der Indexzugriff Ausgangspunkt für alle nachfolgenden Verarbeitungsschritte von Anfragen eines DBMS ist, ist ein schneller Indexzugriff wesentlich für die Gesamtperformanz der DBMS. Zur Beschleunigung des Indexzugriffs wollen wir neue Hardware-/Softwarestrukturen von Indexen untersuchen und entwickeln, welche strukturhybride Indexe, d.h. Kombinationen von statischen und dynamischen Indexen, auf hybriden Shared-Memory Systemarchitekturen bestehend aus einer CPU und einem FPGA oder GPU als Hardwarebeschleuniger realisieren. Solche Hybrid^2-Indexe wurden in der Literatur bisher nicht betrachtet, wodurch die Möglichkeiten aktueller hybrider Shared-Memory Systemarchitekturen nicht genutzt werden können. Durch die Reduktion des Kommunikationsaufwands zwischen CPU und Hardwarebeschleunigern bei Shared-Memory Systemen gehen wir davon aus, dass viele bestehende Entwurfsregeln für den Einsatz von Hardwarebeschleunigern in Datenbanksystemen neu überdacht werden müssen, was insbesondere auch die Komplexität der auf dem Hardwarebeschleuniger ausgelagerten Aufgaben betrifft.Im Rahmen des Projektes wollen wir daher erforschen, welche statischen oder dynamischen Indexstrukturen sich effizient und performant auf hybriden Systemen wie realisieren lassen. Auch wollen wir untersuchen, wie durch einen dynamischen Wechsel zwischen Indexstrukturen oder einen Austausch der Hardwarerealisierung zur Laufzeit auf unterschiedliche Zugriffsmuster reagiert werden kann. Im Ergebnis dieses Projektes erwarten wir neuartige, adaptive struktur- und hardwarehybride Indexstrukturen, welche gegenüber bestehenden Systemen zu einer signifikanten Leistungssteigerung bei Indexzugriffen in Datenbanken führen.

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Abgeschlossene Projekte

ADAMANT-II: Adaptive Data Management in Evolving Heterogeneous Hardware/Software Systems
Laufzeit: 01.06.2021 bis 30.09.2024

Heterogene Systemarchitekturen bestehend aus CPUs, GPUs und FPGAs bieten vielfältige Optimierungsmöglichkeiten im Vergleich zu rein CPU-basierten Systemen. Zur vollständigen Ausnutzung dieses Optimierungspotenzials reicht es jedoch nicht, bestehende Softwarekonzepte unverändert auf nicht-von-Neumann-Architekturen wie beispielsweise FPGAs zu übertragen. Vielmehr erfordern die zusätzlichen Verarbeitungsmöglichkeiten dieser Architekturen den Entwurf neuartiger Verarbeitungskonzepte. Dies ist bereits in der Planung der Anfrageverarbeitung zu berücksichtigen. In der ersten Projektphase entwickelten wir hierfür bereits ein erstes Konzept, welches die gerätespezifischen Merkmale in unserer Plug’n’Play Architektur berücksichtigt. Allerdings sehen wir die Notwendigkeit zu dessen Weiterentwicklung, um eine noch bessere Ausnutzung der spezifischen Eigenschaften der Hardwarearchitekturen zu erreichen. Für die zweite Projektphase stellen wir daher die Hypothese auf, dass bekannte Verfahren zur Abbildung von Anfragen auf der Ebene einzelner Operatoren nicht ausreichen sind, um die erweiterten Verarbeitungsmöglichkeiten heterogener Systemarchitekturen auszunutzen.
Unser Ziel ist daher die Erforschung neuartiger Verarbeitungskonzepte und Verfahren zur Abbildung von Anfragen für heterogene Systeme, welche von der üblicherweise verwendeten Granularität auf Ebene einzelner Operatoren abweichen. Wir werden Verarbeitungseinheiten entwickeln, die eine größere Funktionalität als einzelne Operatoren bereitstellen und sich über mehrere Geräte hinweg erstrecken. Diese Verarbeitungseinheiten sind in sich heterogen und kombinieren die spezifischen Eigenschaften einzelner Architekturen. Im Ergebnis ermöglicht unsere heterogene Systemarchitektur das Bereitstellen von Datenbankoperationen und Funktionen, die in klassischen Datenbanksystemen nicht verfügbar oder nicht effizient realisierbar sind.
Zu Demonstrationszwecken haben wir drei Anwendungsfälle identifiziert, welche von heterogenen Systemarchitekturen stark profitieren können: Verarbeitung von Datenströmen mit hohem Aufkommen, approximative Anfrageverarbeitung und dynamische Multianfrageverarbeitung. Hochvolumige Datenströme erfordern eine Hardwarearchitektur, die eine Verarbeitung der Daten ohne vorherige Zwischenspeicherung ermöglicht. Dafür stellen FPGAs eine vielversprechende Plattform durch ihr datenstrombasiertes Verarbeitungsprinzip dar. Darüber hinaus eignen sich sowohl FPGAs als auch GPUs für approximierende Anfragenverarbeitungen, da sie arithmetische Operationen mit reduzierter Genauigkeit und die Realisierung von approximativen, hardwarebeschleunigten Samplingtechniken ermöglichen. Die dynamische Multianfrageverarbeitung ist aus Systemsicht sehr anspruchsvoll, da variable Systemlasten die Effizienz zuvor aufgestellter Anfragepläne reduzieren können. Hier ermöglichen die zahlreichen Parallelitätsebenen in heterogenen Systemen eine bessere Verteilung der Systemlasten.

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ADAMANT-II: Adaptive Data Management in Evolving Heterogeneous Hardware/Software Systems
Laufzeit: 01.01.2021 bis 31.12.2023

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Adaptives Datenmanagement für zukünftige heterogene Hardware-/Software-Systeme
Laufzeit: 01.09.2017 bis 31.10.2022

Die Entwicklung von Datenbanksystemen steht vor großen Herausforderungen: Zum einen wandeln sich die Anwendungsszenarien von reinen relationalen zu graph- oder strombasierten Analysen. Zum anderen wird die eingesetzte Hardware heterogener, da neben gewöhnlichen CPUs auch spezialisierte, hoch performante Co-Prozessoren wie z.B. Graphics Processing Unit oder Field Programmable Gate Arrays (FPGAs) eingesetzt werden.
Es konnte gezeigt werden, dass durch Operatoren, die für einen speziellen Co-Prozessor optimiert wurden, ein Performancegewinn erreicht wird. Jedoch sind die meisten Ansätze zur Verarbeitung auf einem einzigen Prozessortyp limitiert und betrachten nicht das Zusammenspiel aller (Co-)Prozessoren. Dadurch bleibt Optimierungs- und Parallelisierungspotential ungenutzt. Darüber hinaus bieten Betrachtungen eines einzelnen Operators auf einem einzigen (Co-)Prozessor wenige Möglichkeiten zur Verallgemeinerung für neue Anwendungsgebiete oder Co-Prozessortypen.
Im Rahmen dieses Projektes entwerfen wir Konzepte zur Integration von unterschiedlichen Operatoren und heterogenen (Hardware-)Co-Prozessortypen für adaptive Datenbanksysteme. Wir entwickeln Optimierungsstrategien, die die individuellen Eigenschaften der Co-Prozessortypen und die diesen Systemen inhärente Parallelität ausnutzen. Dabei betrachten wir relationale und graphbasierte Analysen, sodass die hergeleiteten Konzepte nicht auf ein bestimmtes Anwendungsszenario beschränkt sind. Wir werden Schnittstellen und Konzepte zur Abstraktion der Operatoren und Co-Prozessortypen definieren. Des Weiteren müssen die Eigenschaften von Operatoren und Co-Prozessortypen allen Systemebenen zur Verfügung stehen, sodass die Softwareebene besondere Charakteristika der (Co-)Prozessortypen und die Hardwareebene unterschiedliche Eigenschaften von Operatoren und Daten berücksichtigt. Die Verfügbarkeit dieser Charakteristika ist von hoher Relevanz für die globale Anfrageoptimierung, um eine passende Ausführungsmethode zu wählen. Es ist außerdem nötig, den Entwurfsraum der Anfrageverarbeitung auf heterogenen Hardwarearchitekturen zu analysieren und dabei auf Parallelität in der Funktion, den Daten, und zwischen (Co-)Prozessoren zu achten. Aufgrund der dadurch hervorgerufenen Komplexität des Entwurfsraums verfolgen wir einen verteilten Ansatz, in dem die Optimierung soweit möglich an die niedrigsten Ebenen delegiert wird, da diese Informationen über die spezifischen Charakteristika haben. So werden diese effizienter ausgenutzt. Um eine gegenseitige Beeinflussung der Optimierungen zweier Ebenen zu vermeiden, beachten wir auch Optimierungsstrategien zwischen Ebenen. Dabei werden wir auch lernbasierte Methoden einsetzen, um durch eine Evaluierung von Optimierungsentscheidungen zur Laufzeit künftige Entscheidungen zu verbessern. Auch sind diese Methoden am besten geeignet Charakteristika zu erfassen, die zur Entwurfszeit nicht berücksichtigt wurden, wie es häufig mit der Laufzeitrekonfiguration von FPGAs erfolgt.

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Verbundprojekt: Modulares CT-Gerät zur Diagnostik bei Kindern (KIDs-CT) - Teilvorhaben: Detektorsignalverarbeitung
Laufzeit: 01.10.2017 bis 31.03.2021

Im Rahmen dieses Projektes wird ein quelloffenes System entworfen, welches die Rohdaten der Detektoren eines Computertomographen ausliest, mehrstufig aggregiert und eine Signalvorverarbeitung in Echtzeit vornimmt. Das System wird aus industrieüblichen Komponenten aufgebaut werden. Es wird das erste CT-System sein mit quelloffenen Schnittstellen und einer frei verfügbaren Systemarchitektur. Dieses ermöglicht bisher beispiellose Möglichkeiten zur Forschung und Optimierung: Die (Vor-)Verarbeitung der Rohdaten nahe der Signalquelle erlaubt eine Verbesserung der Signalqualität. Die gesendeten Datenmengen in der Kommunikation werden reduziert. Eine erhöhte Bildqualität wird erreicht durch die Kombination der Vorverarbeitung mit nachfolgenden Algorithmen zur Bildrekonstruktion.

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Technologiegerechte asymmetrische 3D-Verbindungsarchitekturen: Entwurfsstrategien- und methoden
Laufzeit: 01.07.2017 bis 31.12.2020

Neue Produktionsmethoden ermöglichen den Entwurf heterogener 3D-System-on-Chips (3D-SoCs). Diese bestehen aus mehreren gestapelten Dies, die mit unterschiedlichen Fertigungstechnologien hergestellt werden. Im Gegensatz zu homogenen 3D-SoCs ist dadurch eine Anpassung der technologischen Eigenschaften einzelner Dies an die spezifischen Anforderungen der auf den Ebenen platzierten Komponenten möglich. Heterogene SoCs bieten vielfältige Einsatzmöglichkeiten auf dem Gebiet der eingebetteten Systeme und Hochleistungsrechner. Um das Potential heterogener 3D-SoCs ausnutzen zu können, sind leistungsstarke, flexible und skalierbare Kommunikationsinfrastrukturen erforderlich. Aktuelle Verbindungsarchitekturen (Interconnect Architectures, IAs) gehen jedoch stillschweigend von einer homogenen 3D-SoC-Struktur aus und berücksichtigen somit keine Unterschiede in den Technologieparametern bei der Festlegung der Topologie, der Architektur und der Mikroarchitektur des Verbindungsnetzwerkes.

Ziel dieses Projektes ist die Entwicklung von Entwurfsstrategien und -methoden für 3D-Verbindungsarchitekturen, welche für heterogene 3D-SoCs optimiert sind. Dabei verfolgen wir zwei neuartige Ansätze. Zum einen werden wir die technologiespezifischen Eigenschaften einzelner Chip-Ebenen in heterogenen 3D-SoCs berücksichtigen. Daher müssen existierende Verfahren für heterogene und hybride Verbindungsarchitekturen neu bewertet werden. Zum anderen werden wir neuartige Interaktionsmuster zwischen Komponenten erforschen, da Komponenten bis hin zur Mikroarchitekturebene räumlich verteilt werden können, um technologiespezifische Eigenschaften auszunutzen. Diese beiden Ansätze münden im Konzept der Technologie-asymmetrischen 3D-Verbindungsarchitekturen (Technology Asymmetric 3D-Interconnect Architectures, TA-3D-IAs), welche im Rahmen dieses Antrags erstmalig betrachtet werden.

Im Ergebnis soll dieses Projekt zu einem besseren Verständnis der Implementierungsmöglichkeiten von TA-3D-IAs als Bestandteil heterogener 3D-SoCs führen. Wir werden systematische Entwurfsmethodologien und Architekturschablonen für den Entwurf technologiegerechter 3D-IAs entwickeln. Hierfür werden wir eine leistungsfähige Simulationsumgebung zur Analyse des Entwurfsraums von TA-3D-IAs bereitstellen, welche die Berücksichtigung unterschiedlicher technologiespezifischer Parameter für alle Komponenten des Verbindungsnetzwerkes ermöglicht. Zusätzlich werden wir Referenz-Benchmarks und ausgewählte TA-3D-IAs zur Verfügung stellen, mit deren Hilfe andere Forschungsgruppen ihre Ideen evaluieren und vergleichen können.

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Hardwarebeschleunigung von Semantic Web Datenbanken durch dynamisch rekonfigurierbare FPGAs
Laufzeit: 01.10.2014 bis 30.06.2017

Die Bedeutung des Semantic Webs hat in den vergangenen Jahren stetig zugenommen. Belege hierfür sind unter anderem die steigende Anzahl von entwickelten und im Einsatz befindlichen Semantic Web Tools und Applikationen.Die Kernidee des Semantic Webs ist es, durch Einbeziehung der Bedeutung von Symbolen die maschinelle Verarbeitung zu präzisieren. Die dafür benötigte Verknüpfung unterschiedlicher Datensätze erfolgt mittels Datenbanksystemen. Mit dem stetig wachsenden Umfang von Datenbanken geraten klassische Datenbanksysteme, aber auch speziell angepasste Semantic Web Datenbanksysteme zunehmend an ihre Grenzen. Gerade im Bereich der Semantic Web Datenbanken existieren mittlerweile Datensätze mit Milliarden von Einträgen, deren Bearbeitung mit rein softwarebasierten Lösungen sehr zeitintensiv ist.Im Rahmen dieses Projektes soll daher ein Hardware-/Softwaresystem erforscht und entwickelt werden, welches zeitintensive Operationen auf einen programmierbaren Logikbaustein (FPGA, Field Programmable Gate Array) auslagert. Die für eine Hardwarebeschleunigung vorgesehenen kostenintensiven Operationen umfassen dabei sowohl die einzelnen Schritte der Indexerstellung als auch die eigentliche Anfrageverarbeitung für Semantic Web Datenbanken. Die Festlegung der bei der Anfrageverarbeitung auf das FPGA auszulagernden Funktionen erfolgt zur Laufzeit. Um je nach Anfrage einen optimalen Hardwarebeschleuniger bereitstellen zu können, werden mittels partieller dynamischer Rekonfiguration des FPGAs zur Laufzeit entsprechende Datenpfade aus Grundelementen aufgebaut.

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Erkennung und adaptive Priorisierung von semi-statischen Datenströmen und von Verkehrsstrommustern in Network-on-Chips
Laufzeit: 01.04.2014 bis 31.12.2016

Das Ziel dieses Projektes ist die Konzeptionierung und Realisierung eines verkehrsstromadaptiven Network-on-Chips zur Reduktion der Kommunikationslatenz in komplexen Manycore-Systemen. Datenströme, welche für eine längere Zeit zwischen Kommunikationspartnern existieren, sollen unter vollständiger Umgehung der Verarbeitungsstufen der Router ohne Zeitverzögerung direkt weitergeleitet werden. Entsprechende Verkehrsstromszenarien treten sowohl in multifunktionalen Systemen für die Dauer einer Anwendung, als auch temporär in Manycore-Prozessorsystemen mit verteilten Caches auf. Eine priorisierte Weiterleitung entsprechender Datenströme ist sowohl für einzelne semi-statische Datenströme zwischen zwei Funktionseinheiten, als auch für sich wiederholende Muster mehrerer semi-statischer Datenströme vorgesehen. Die Erkennung von Verkehrsstrommustern wird dezentral auf der Ebene einzelner Router durchgeführt und ist nur von den jeweils lokal getroffenen Routingentscheidungen aller Datenströme eines Routereingangs abhängig. Dies ermöglicht die lokale Zusammenfassung mehrerer unabhängiger Datenströme mit unterschiedlichen Zieladressen und Virtual Channels zu einem Aggregat. Weist der einmal priorisierte Datenstrom bzw. das Aggregat von Datenströmen über mehrere Router hinweg die gleichen Eigenschaften auf, so entspricht die Zusammenschaltung der entsprechenden Router einer direkten Punkt-zu-Punkt Verbindung. Somit entsteht dynamisch eine Kommunikations-struktur, welche eine Kombination eines paketbasierten und eines verbindungsorientierten Network-on-Chip darstellt.Die Auftrittshäufigkeit und Auftrittsdauer sowie das Muster semi-statischer Datenströme hängen neben den eigentlichen Kommunikationsbeziehungen zwischen Funktionseinheiten und deren räumlichen Anordnung auch ganz wesentlich vom verwendeten Routingverfahren ab. Daher sollen die Auswirkungen unterschiedlicher deterministischer und adaptiver Routingverfahren hinsichtlich dieser Parameter evaluiert werden. Auch ist angestrebt, durch eine Verwendung adaptiver Routingverfahren eine Aggregatbildung semi-statischer Datenströme gezielt zu unterstützt. Um die Auswirkungen der durch semi-statische Datenströme blockierte Verbindungen auf den übrigen Netzwerkverkehr möglichst gering zu halten, ist ebenfalls eine Verwendung adaptiver und fehlertoleranter Routingverfahren für nicht priorisierte Datenströme vorgesehen. Das Ziel dabei ist eine möglichst weitgehende Umgehung der belegten Verbindungen, so dass ein frühzeitiger Abbau priorisierter Verbindungen vermieden werden kann. Als Realisierungsoptionen für die zu entwickelnde Network-on-Chip-Architektur sind sowohl Standardzellentechnologien als auch dynamisch rekonfigurierbare FPGAs vorgesehen. Energiebedarfsbetrachtungen, Performanz und Flächenbedarfsbetrachtungen sollen für beide Optionen erfolgen. Die Funktion und Effizienz der entwickelten Verfahren sollen zum Projektabschluss anhand eines FGPA-Demonstrators verdeutlicht werden.

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Publikationen

2024

Buchbeitrag

On-the-Fly CT image pre-processing on MPSoC-FPGAs

Passaretti, Daniele; Pionteck, Thilo

In: Architecture of Computing Systems - 37th International Conference, ARCS 2024, Potsdam, Germany, May 14–16, 2024, Proceedings , 1st ed. 2024. - Cham : Springer Nature Switzerland ; Fey, Dietmar, S. 177-191 - (Lecture notes in computer science; volume 14842) [Konferenz: 37th International Conference on Architecture of Computing Systems, ARCS 2024, Potsdam, Germany May 14-16, 2024]